2024年AI内存市场深度测评：三星与SK海力士3D DRAM技术路线对比
近日，科技媒体Wccftech的一篇深度分析，将聚光灯对准了存储芯片领域一场关乎未来的底层技术对决。报道揭示，为攻克10纳米以下制程的物理壁垒，三星与SK海力士正围绕下一代DRAM制造工艺展开核心押注，其技术路线的选择将直接定义未来市场的竞争规则。
这场竞赛的根源，在于DRAM芯片独特的物理结构。与逻辑芯片不同，DRAM依赖电容器存储电荷来保留数据。当制程节点向10纳米以下的“1c”节点推进时，电容器的物理尺寸已逼近极限，电荷存储能力面临严峻挑战。同时，晶体管间距的急剧缩小，也显著增加了电流泄漏与短路的风险。传统的平面微缩路径，已触及天花板。
向三维空间拓展，成为必然选择。3D DRAM技术的基本原理，是将存储单元从二维平面排列转变为垂直堆叠架构。这类似于NAND闪存从2D到3D的产业跃迁，通过改变晶体管排列方向或进行立体集成，在制程持续微缩的同时，为电容器保留足够的有效面积，从而保障芯片的性能指标与长期可靠性。
然而，在实现3D DRAM的具体技术方案上，两大巨头却呈现出显著的战略分歧。这种底层架构的分化，为未来数年的产业格局增添了巨大变数。
三星的路径：GAAFET工艺的延伸
三星的战略，是将其在先进逻辑制程中已验证的GAAFET（全环绕栅极晶体管）技术，迁移至DRAM领域。在处理器中，GAAFET通过栅极材料全方位包裹沟道，实现了对电流的精准控制。但将这一架构应用于DRAM，核心挑战在于如何将GAAFET晶体管与存储电荷的电容器，高效、可靠地集成于同一存储单元之内。
为此，三星正在评估借鉴3D NAND闪存中成熟的“阵列下电路”（CuA）设计方案。该设计的核心优势在于，将负责读写操作的控制电路置于存储阵列的下方，从而最大化芯片面积的利用效率，为上方复杂的晶体管-电容器整合结构预留出关键的空间。
SK海力士的选择：4F2架构的革新
SK海力士则专注于一种更具颠覆性的4F2架构方案。该方案的核心创新在于实现晶体管的垂直堆叠，同样利用环绕式栅极结构增强控制能力。但其关键差异在于，负责接收电容器数据的组件被精密地布置在垂直晶体管柱的底部。这种独特的空间布局逻辑，旨在通过极致的纵向集成来突破存储密度的理论极限，其设计哲学与三星方案形成鲜明对比。
尽管技术路径迥异，但两者的战略目标高度一致：率先实现新工艺的量产与良率爬升，并推动自身方案成为下一代DRAM的事实行业标准。当前正值AI计算需求爆发期，市场对高带宽、大容量内存的渴求呈指数级增长。因此，谁能率先攻克工艺整合难题、实现稳定量产，谁就能在未来的高端内存市场，特别是AI数据中心与高性能计算的核心领域，建立起强大的生态壁垒与定价权。这场底层工艺的竞赛，其结果将深远重塑全球存储产业的权力结构。
