G/Lane技术生态与标准进展：OFC 2026深度解析

一、400G/lane的核心驱动力：AI/ML带宽爆炸

AI和机器学习正在成为驱动带宽需求爆发的绝对核心引擎。根本原因在于xPU与xPU之间的scale-up通信带宽——只要GPU和内存还在持续扩容，IO层面的scale-up能力就必须同步跟上，否则GPU就会陷入数据饥饿的困境。

Nvidia的NVLink技术演进就是最直观的例证。第六代NVLink将单GPU的链路数从第五代的18条翻倍到36条，单GPU带宽达到3600GB/s。值得留意的是，第五代和第六代NVLink都基于200Gb/s信令技术，物理层设计紧密遵循IEEE 802.3dj标准。虽然NVLink作为专有协议在性能上有一定优势，但以太网凭借开放性、广泛的市场支持、高可靠性和端到端数据保护等特性，正在从传统的数据中心叶脊网络、机架网络，快速向scale-up/scale-out网络领域渗透。

为了满足AI/ML网络对链路层重试（LLR）、增强流控、优化帧结构和低延迟的特殊需求，行业正在开发类以太网的开放scale-up网络。目前主要的行业倡议包括：Broadcom贡献给OCP的SUE规范、OCP的以太网scale-up网络（ESUN）项目、Ultra Accelerator Link（UALink）联盟，以及IEEE 802.3“以太网用于AI”孵化器项目。这个孵化器已经正式过渡为IEEE 802.3 400Gb/s电和光PMD研究组，成为下一代400G标准的核心制定机构。

二、以太网与交换机演进：SerDes速率定义网络架构

回顾以太网速率的演进历史，有一个非常清晰的节奏：单通道串行比特率每4年翻一番，而单交换机SOC容量每2年翻一番。这种节奏直接推动了网络架构从传统的低基数胖树结构，向高基数扁平化结构转变——而SerDes速率正是这个转变的核心驱动力。

从10GbE到未来的1.6TbE，SerDes速率每提升一代，网络架构的设计逻辑就跟着变一次。100GbE曾是最具挑战性的PMD，经历了从10x10G到4x25G的变速箱架构转变。直到Broadcom Tomahawk I 3.2T（128x25G）交换机出现，才真正实现了SerDes速率与光通道速率的匹配，也奠定了现代扁平化AI/ML网络的基础。

当前，102.4T交换机基于512x200G PAM4架构；204.8T交换机初期将采用1024x200G PAM4架构；而409.6T交换机则需要1024x400G PAM4/PAM6架构。这意味着传统的BGA封装技术将面临巨大挑战——支持400Gb/s信令需要将BGA间距缩小到0.6mm以下，而100x100mm的BGA封装理论上可以支撑409.6T交换机。

不过，随着波特率提升，铜缆的传输距离正在持续缩水。IEEE 802.3dj 200G铜缆的传输距离已经降到约0.9米，而400G PAM6/PAM8铜缆预计将进一步缩短到约0.5米。这个趋势让可插拔光模块最大的卖点——无源铜缆支持能力——受到了严峻挑战。

三、SerDes与信道技术演进：从NRZ到PAMx

铜缆SerDes技术从10G时代一路走来，经历了从简单的CTLE/DFE架构到复杂的ADC MLSE架构的演变。10G-Cu SerDes无需FEC，采用NRZ调制，波特率10.3125GBd，标称传输距离7米。而到了200G-Cu SerDes，就需要更强的KP FEC，调制方式变成PAM4，波特率飙升至106.25GBd，接收端集成了CTLE、15T DFE、80UI浮动DFE和MLSE，标称传输距离却只有0.9米。

预计2029年左右商用的400G-Cu SerDes，将采用KP-FEC结合BCH内码的纠错方案，调制方式为PAMx，波特率约227GBd。接收端需要更长的浮动DFE和可能的内码，奈奎斯特频率下的损耗容忍度将达到约45dB，标称传输距离预计仅约0.5米。

对应的光SerDes技术路线则表明，如果Host端直接复用为铜缆优化的高功耗CR SerDes，会显著拖累光链路的整体能效。光SerDes的速率、调制方式与波特率演进节奏和铜缆基本一致，但接收端均衡复杂度远低于铜缆——早期仅需切片器，后续才逐步升级到FFE DFE组合。光链路的核心优势是传输距离：10G-50G时代可达40公里，200G短距仍有500米、长距版本达10公里，预计2029年400G光链路仍可实现约2公里的传输，与铜缆的短距局限形成鲜明对比。

值得强调的是，高性能铜缆SerDes的架构定义了整个光互连的架构，任何光实现方案的功耗都高于铜缆。SerDes工具箱中的各种技术，如MUX、MLSD、1T DFE、反射抵消器等，被广泛应用于各种光实现方案中。

四、400G调制选项：PAM4、PAM6与PAM8的博弈

400G/lane的可行调制选项包括PAM-4、PAM-6和PAM-8。不同调制方式对SNR的要求差异显著：在BER为1E-5时，PAM-4需要19.77dB的SNR，PAM-6需要23.49dB，而PAM-8则需要26.65dB。

考虑到光链路的SNR代价和光组件的带宽限制，PAM-4是光链路的合理选择。PAM-4电调制在设计良好的共封装铜（CPC）通道中是可行的，而PAM-6/PAM-8更适合电通道和铜缆。

FEC技术的进步为更高阶调制提供了可能。IEEE 802.3dj开发了基于BCH（128,120）的内汉明码，与KP4 FEC结合使用，可提供约9.5dB的净编码增益（NCG），比单独使用KP4 FEC提高了约2.5dB。这一技术将光链路的FEC极限从2.28E-4提高到了4.8E-3，显著降低了对光链路SNR的要求。

但FEC增益的进一步提升受到AI/ML应用对延迟要求的限制。硬判决FEC的净编码增益存在理论上限，即使增加开销也无法获得显著的性能提升。因此，级联FEC架构成为400G时代的主流选择。

除了PAM系列调制，行业还研究了DMT和双工（bi-directional）等替代方案。DMT的主要优势是可变比特分配，可以避开通道中的谐振和高损耗区域，但由于复杂性高、功耗大、延迟长，目前尚未获得广泛支持。双工方案可以将波特率降低一半，避免开发224GBd组件的挑战，但需要回声抵消器，且同步运行要求严格，功耗和集成度优势不明显。

另一条路线是“Slow-Wide”方案，比如基于OCI芯片架构，针对409T（1024×400Gbps）级超大系统设计，单根8波长光纤可支持400GbE、带宽3.2Tb/s，核心优势是功耗仅5pJ/bit，比CPO方案低一半。该方案通过将单通道速率降至50GbE，以数量换带宽，需要部署8192个SerDes和2048根光纤，采用25μm凸点间距的UCle-A 2.5D封装，16个OCI小芯片可实现单芯片25.6Tb/s总带宽。报告指出，如果能在硅中介层上低成本、高良率地完成集成，Slow-Wide的功耗将优于CPO，且远低于传统FPP光模块。

另一项有趣的技术是塑料RF波导，它可以同时替代有源电缆（AEC）和ASIC与光模块间的CPC电缆。该方案的波导物理尺寸与AWG28铜线相当，但彻底消除了铜线的集肤效应损耗，且频率响应更平坦。它采用双频段复用架构，能将2路独立电信号合并为1路RF信号传输，有效提升了通道密度，为短距高速互连提供了铜线和光纤之外的第三条技术路径。

五、400G过渡的核心挑战：电互连瓶颈

400G/lane过渡面临的最大挑战其实不在光技术，而在从ASIC芯片到光DSP的电互连环节。传统的BGA封装和PCB技术已经成为400G信令的主要瓶颈。

5.1 封装与PCB挑战

传统的0.9mm BGA间距在400G时代会产生高阶模式，即使对于PAM8调制也会产生显著影响。为支持400G速率，BGA间距需要缩小至0.6mm以下，这对PCB制造工艺提出了极高要求。

从物理原理来看，400G PAM4信号的传输要求已经严苛到了毫米级。根据波长计算公式，高频下信号的特征尺寸（Feature Size）随频率飙升呈指数级锐减，λ/8的设计标准换算成物理长度仅需小于0.2mm。现有OSFP1600/QSFP-DD1600连接器中的引线框架短截线（Stub），在112GHz关键频率下，0.58mm的长度即可引发84GHz的谐振干扰——哪怕仅增加几百微米的长度，都会导致信号阻抗失配，成为严重的性能短板。

正是在这种极致物理限制下，传统的FPP（柔性印刷电路板）架构显得力不从心。目前主流的Type A架构仅支持PAM8调制，若不升级，在OSFP1600代际上根本无法跑通400G。为此，行业正在推进三代FPP方案演进：从仅支持PAM8的Type A，到兼容PAM8/PAM6的Type B，再到目标兼容PAM4的全新Type C架构。开发新一代FPP的核心目的，就是要在重构物理层架构的同时，大幅降低芯片到模块（C2M）的功耗与传输延迟，为400G甚至更高速率的互连铺平道路。

5.2 共封装铜（CPC）：近中期解决方案

为了克服传统封装和PCB的限制，行业正在转向共封装铜（CPC）技术。CPC通过直接连接到封装基板的顶部，绕过了封装核心和BGA的限制，显著降低了通道损耗。

目前，所有主要的连接器供应商都已推出了CPC产品。测试数据表明，CPC通道在112GHz频率下的损耗仅为约0.49dB，远低于先进PCB材料的1.64dB。在短期内，CPC结合Flyover电缆是实现400G电互连的唯一实用解决方案。

5.3 传输线与铜缆的非TEM模式问题

在400G频率下，传统的带状线和铜缆可能会从TEM模式转变为非TEM模式，这将导致信号失真和串扰增加。对于带状线，需要通过调整线宽和接地平面间距来避免高阶模式的激发。对于铜缆，26AWG双轴电缆在400G PAM4下将无法支持纯TEM模式，需要考虑使用损耗更高的28AWG电缆。

5.4 光技术挑战

光技术方面的主要挑战是将硅光子学调制器的带宽扩展到90GHz以上。目前，研究人员已经通过可调谐时频均衡技术实现了带宽超过110GHz的硅MZM调制器，通过T线圈电感峰化技术实现了带宽达到110GHz的硅MRM调制器。但这些器件都存在损耗高、Vπ·L大、需要大量峰化等问题，目前还不适合实际的400G设计。

在近期，400G光调制器将不得不基于InP、TFLN或与InP异质集成的硅光子技术。400GbE-DR1可以支持2公里的传输距离，但1.6TbE-FR4的传输距离预计将限制在1公里左右。

六、400G早期可行性演示

在OFC 2025和OFC 2026上，多家公司展示了400G信道的早期可行性演示：

• Ciena展示了基于3nm工艺的224GBd DAC/ADC，能够生成448Gb/s的PAM4、PAM6和PAM8信号。测试结果表明，SNR的提升不足以证明采用更高阶调制的合理性。

• Ciena还展示了业界首个448G/通道EML光演示，使用RF柔性电缆连接到EML光引擎，实现了224GBd PAM4 IMDD传输。

• Lumentum展示了基于DFB-MZ InP调制器的450Gb/s PAM4演示，使用Marvell DSP，3dB带宽≥100GHz，输出功率>5dBm。

• Coherent展示了基于差分EML（D-EML）InP调制器的400Gb/s PAM4演示，采用真正的差分驱动设计和片上RF终端网络，最大限度地减少了串扰并提高了信号完整性。

这些演示证明了400G光IMDD技术在使用InP器件和TFLN的情况下是技术可行的。

七、IEEE 802.3 400G标准进展

IEEE 802.3 400Gb/s/通道兴趣征集会议已于2026年3月12日在温哥华举行，项目获得广泛支持并正式批准成立研究组。该项目由GPU/XPU scale-up带宽需求驱动，旨在支持全基数的翻跟斗连接。

IEEE 400G项目分为两个阶段：

• 第一阶段：专注于定义基于400G信令的PHY，利用现有的400GbE、800GbE和1.6TbE MAC速率，定义铜缆和光PMD接口。
• 第二阶段：定义更快的3.2TbE MAC，并扩展到更长距离的FR、CWDM/LAN-WDM FR4和相干光PMD。

目前，IEEE 802.3最有可能定义的PMD接口包括：所有光PMD采用PAM4调制，第一代C2M接口采用PAM6/PAM8调制，第二代C2M接口采用PAM4调制，铜缆采用PAM6/PAM8调制。

八、400G系统架构展望

400G信令要求全新的互连解决方案，传统的可插拔光模块（FPP）架构已无法满足要求。未来的400G系统架构将呈现多样化发展：

• FPP-CPC架构：最接近传统FPP的架构，通过CPC连接到可插拔模块，支持AEC/ACC和可能的<0.5米无源铜缆，C2M接口采用全重定时或RTLR（LRO），使用PAM6/PAM8调制。
• NPO-CPC架构：最具吸引力的400G解决方案，除非封装和PCB技术取得重大进步。NPO结合CPC可以支持PAM4调制，同时提供光和铜缆支持。
• CPO架构：长期来看具有吸引力，但由于硅光子调制器带宽和CPO制造挑战，近期内不太可能成为主流解决方案。

此外，行业还在探索Slow-Wide、RF波导等替代互连技术。Slow-Wide方案通过使用更多的低速率通道来降低单通道速率要求，但会导致通道数量急剧增加，布线难度大幅提升。RF波导技术利用塑料波导传输RF信号，可以避免集肤效应损耗，提供相对平坦的频率响应，是有源电缆（AEC）的潜在替代方案。

九、总结

向400G/lane的过渡将是以太网历史上最复杂的一次过渡。400G信令要求全新的互连解决方案，如CPC直接到基板连接，这是由于当前BGA封装和PCB技术的限制所致。

由于需要支持多种外形因素和无源铜缆，电接口可能会采用多种调制方案。光接口将统一采用PAM4调制，近期内基于InP、TFLN或与InP异质集成的硅光子技术。电互连是400G系统面临的最大挑战。在短期内，CPC是解决封装和PCB限制的唯一实用方案。随着封装和PCB制造工艺的改进，未来可能会出现更多的互连方案。

IEEE 802.3已正式批准成立400G信令研究组，将主导下一代400G电和光PMD标准的制定工作。行业各方正在积极参与这一进程，共同推动400G生态系统的发展。